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本文標(biāo)題："集成電路制造工藝精細(xì)零焊接分析顯微鏡"
新聞來(lái)源：未知 發(fā)布時(shí)間：2017-6-24 2:08:35 本站主頁(yè)地址：http://joycesworld.cn
使用先進(jìn)工藝進(jìn)行制造并設(shè)計(jì)運(yùn)行在高頻下的集成電路會(huì)遭受因工
藝偏差和缺陷引起的微小的新增延遲。這些延遲被稱(chēng)為小延遲缺陷
(sDD)，它們會(huì)影響電路在其額定速度下的正確運(yùn)作。最近的一些
研究表明，基于過(guò)渡延遲故障(TDF)模型的傳統(tǒng)測(cè)試不能有效地篩
選此類(lèi)缺陷。針對(duì)關(guān)鍵的應(yīng)用為了獲得非常高的產(chǎn)品質(zhì)量并推向零
的百萬(wàn)缺陷部件數(shù)，需要加速對(duì)SDD測(cè)試領(lǐng)域的研究。
大多數(shù)SDD測(cè)試的方法明顯分為兩類(lèi)。第一類(lèi)方法基于增強(qiáng)型
自動(dòng)測(cè)試向量生成(ATPG)技術(shù)來(lái)體現(xiàn)電路時(shí)序信息并針對(duì)過(guò)渡故障
生成測(cè)試”越00 7。，這些方法也被稱(chēng)為時(shí)序敏感ATPG。傳統(tǒng)的過(guò)
渡故障,能夠鎖定大延遲缺陷，因?yàn)檫@里假設(shè)延遲缺陷是足夠的大
而能夠被檢測(cè)到，它無(wú)關(guān)于測(cè)試路徑的傳播延遲(故障激勵(lì)和觀(guān)測(cè)
路徑的總和)，因此這些測(cè)試的生成不需要考慮電路延遲。但是當(dāng)
考慮SDD時(shí)，只有那些大于過(guò)渡延遲路徑的余量的延遲缺陷才能夠
被檢測(cè)到。因此，時(shí)序敏感AT—PG技術(shù)生成沿著更長(zhǎng)的測(cè)試路徑的
過(guò)渡故障模式來(lái)使測(cè)試余量最小，并藉此嘗試改進(jìn)SDD的覆蓋率。
時(shí)序敏感ATPG的缺點(diǎn)之一就是它會(huì)產(chǎn)生很大數(shù)量的測(cè)試模式。
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